risc-v bugfix potpourri
[akaros.git] / kern / arch / riscv / arch.h
1 #ifndef ROS_INC_ARCH_H
2 #define ROS_INC_ARCH_H
3
4 #include <ros/arch/arch.h>
5 #include <arch/mmu.h>
6 #include <ros/common.h>
7 #include <ros/arch/membar.h>
8 #include <arch/riscv.h>
9 #include <arch/trap.h>
10 #include <arch/time.h>
11
12 /* Arch Constants */
13 #define HW_CACHE_ALIGN 64
14
15 #ifdef __riscv64
16 # define KERN64
17 #endif
18
19 void print_cpuinfo(void);
20 void show_mapping(uintptr_t start, size_t size);
21 void backtrace(void);
22
23 static __inline void
24 breakpoint(void)
25 {
26         asm volatile ("break");
27 }
28
29 static __inline void
30 tlbflush(void)
31 {
32         lcr3(rcr3());
33 }
34
35 static __inline void 
36 invlpg(void *addr)
37
38         tlbflush();
39 }
40
41 static __inline void
42 icache_flush_page(void* va, void* kva)
43 {
44         asm volatile ("fence.i");
45 }
46
47 static __inline uint64_t
48 read_tsc(void)
49 {
50         unsigned long t;
51         asm volatile ("rdtime %0" : "=r"(t));
52         return t;
53 }
54
55 static __inline uint64_t 
56 read_tsc_serialized(void)
57 {
58         mb();
59         return read_tsc();
60 }
61
62 static __inline uintptr_t
63 enable_irq(void)
64 {
65         return setpcr(PCR_SR, SR_ET);
66 }
67
68 static __inline uintptr_t
69 disable_irq(void)
70 {
71         return clearpcr(PCR_SR, SR_ET);
72 }
73
74 static __inline void
75 restore_irq(uintptr_t val)
76 {
77         mtpcr(PCR_SR, val);
78 }
79
80 static __inline int
81 irq_is_enabled(void)
82 {
83         return mfpcr(PCR_SR) & SR_ET;
84 }
85
86 static __inline void
87 enable_irqsave(int8_t* state)
88 {
89         // *state tracks the number of nested enables and disables
90         // initial value of state: 0 = first run / no favorite
91         // > 0 means more enabled calls have been made
92         // < 0 means more disabled calls have been made
93         // Mostly doing this so we can call disable_irqsave first if we want
94
95         // one side or another "gets a point" if interrupts were already the
96         // way it wanted to go.  o/w, state stays at 0.  if the state was not 0
97         // then, enabling/disabling isn't even an option.  just increment/decrement
98
99         // if enabling is winning or tied, make sure it's enabled
100         if ((*state == 0) && !irq_is_enabled())
101                 enable_irq();
102         else
103                 (*state)++;
104 }
105
106 static __inline void
107 disable_irqsave(int8_t* state)
108 {
109         if ((*state == 0) && irq_is_enabled())
110                 disable_irq();
111         else 
112                 (*state)--;
113 }
114
115 static __inline void
116 cpu_relax(void)
117 {
118   for(int i = 0; i < 100; i++)
119           asm ("nop");
120 }
121
122 static __inline void
123 clflush(uintptr_t* addr)
124 {
125 }
126
127 /* os_coreid -> hw_coreid */
128 static __inline int
129 get_hw_coreid(int coreid)
130 {
131   return coreid;
132 }
133
134 static __inline int
135 hw_core_id(void)
136 {
137   return mfpcr(PCR_COREID);
138 }
139
140 /* hw_coreid -> os_coreid */
141 static __inline int
142 get_os_coreid(int hw_coreid)
143 {
144         return hw_coreid;
145 }
146
147 /* core_id() returns the OS core number, not to be confused with the
148  * hardware-specific core identifier (such as the lapic id) returned by
149  * hw_core_id() */
150 static __inline int
151 core_id(void)
152 {
153         return get_os_coreid(hw_core_id());
154 }
155
156 static __inline void
157 cache_flush(void)
158 {
159 }
160
161 static __inline void
162 reboot(void)
163 {
164   extern void fesvr_die();
165         fesvr_die();
166         while(1);
167 }
168
169 extern void cpu_halt(void);
170
171 #endif /* !ROS_INC_ARCH_H */