Removed CONFIG_OSDI and EXPER_TRADPROC
[akaros.git] / kern / arch / i686 / smp_boot.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/x86.h>
13 #include <arch/arch.h>
14 #include <smp.h>
15 #include <arch/console.h>
16 #include <arch/apic.h>
17 #include <arch/bitmask.h>
18 #include <arch/perfmon.h>
19 #include <timing.h>
20
21 #include <atomic.h>
22 #include <error.h>
23 #include <stdio.h>
24 #include <string.h>
25 #include <assert.h>
26 #include <pmap.h>
27 #include <env.h>
28 #include <trap.h>
29 #include <timing.h>
30
31 extern handler_wrapper_t (RO handler_wrappers)[NUM_HANDLER_WRAPPERS];
32 volatile uint32_t num_cpus = 0xee;
33 uintptr_t RO smp_stack_top;
34
35 #define DECLARE_HANDLER_CHECKLISTS(vector)                          \
36         INIT_CHECKLIST(f##vector##_cpu_list, MAX_NUM_CPUS);
37
38 #define INIT_HANDLER_WRAPPER(v)                                     \
39 {                                                                   \
40         handler_wrappers[(v)].vector = 0xf##v;                          \
41         handler_wrappers[(v)].cpu_list = &f##v##_cpu_list;              \
42         handler_wrappers[(v)].cpu_list->mask.size = num_cpus;           \
43 }
44
45 DECLARE_HANDLER_CHECKLISTS(0);
46 DECLARE_HANDLER_CHECKLISTS(1);
47 DECLARE_HANDLER_CHECKLISTS(2);
48 DECLARE_HANDLER_CHECKLISTS(3);
49 DECLARE_HANDLER_CHECKLISTS(4);
50
51 static void init_smp_call_function(void)
52 {
53         INIT_HANDLER_WRAPPER(0);
54         INIT_HANDLER_WRAPPER(1);
55         INIT_HANDLER_WRAPPER(2);
56         INIT_HANDLER_WRAPPER(3);
57         INIT_HANDLER_WRAPPER(4);
58 }
59
60 /******************************************************************************/
61
62 #ifdef __IVY__
63 static void smp_final_core_init(trapframe_t *tf, barrier_t *data)
64 #else
65 static void smp_final_core_init(trapframe_t *tf, void *data)
66 #endif
67 {
68         setup_default_mtrrs(data);
69         smp_percpu_init();
70         waiton_barrier(data);
71 }
72
73 // this needs to be set in smp_entry too...
74 #define trampoline_pg 0x00001000
75 extern char (SNT SREADONLY smp_entry)[];
76 extern char (SNT SREADONLY smp_entry_end)[];
77 extern char (SNT SREADONLY smp_boot_lock)[];
78 extern char (SNT SREADONLY smp_semaphore)[];
79
80 static inline volatile uint32_t *COUNT(1)
81 get_smp_semaphore()
82 {
83         return (volatile uint32_t *COUNT(1))TC(smp_semaphore - smp_entry + trampoline_pg);
84 }
85
86 static inline uint32_t *COUNT(1)
87 get_smp_bootlock()
88 {
89         return (uint32_t *COUNT(1))TC(smp_boot_lock - smp_entry + trampoline_pg);
90 }
91
92 /* hw_coreid_lookup will get packed, but keep it's hw values.  
93  * os_coreid_lookup will remain sparse, but it's values will be consecutive.
94  * for both arrays, -1 means an empty slot.  hw_step tracks the next valid entry
95  * in hw_coreid_lookup, jumping over gaps of -1's. */
96 static void smp_remap_coreids(void)
97 {
98         for (int i = 0, hw_step = 0; i < num_cpus; i++, hw_step++) {
99                 if (hw_coreid_lookup[i] == -1) {
100                         while (hw_coreid_lookup[hw_step] == -1) {
101                                 hw_step++;
102                                 if (hw_step == MAX_NUM_CPUS)
103                                         panic("Mismatch in num_cpus and hw_step");
104                         }
105                         hw_coreid_lookup[i] = hw_coreid_lookup[hw_step];
106                         hw_coreid_lookup[hw_step] = -1;
107                         os_coreid_lookup[hw_step] = i;
108                 }
109         }
110 }
111
112 void smp_boot(void)
113 {
114         /* set core0's mappings */
115         assert(lapic_get_id() == 0);
116         os_coreid_lookup[0] = 0;
117         hw_coreid_lookup[0] = 0;
118
119         page_t *smp_stack;
120         // NEED TO GRAB A LOWMEM FREE PAGE FOR AP BOOTUP CODE
121         // page1 (2nd page) is reserved, hardcoded in pmap.c
122         memset(KADDR(trampoline_pg), 0, PGSIZE);
123         memcpy(KADDR(trampoline_pg), (void *COUNT(PGSIZE))TC(smp_entry),
124            smp_entry_end - smp_entry);
125
126         // This mapping allows access to the trampoline with paging on and off
127         // via trampoline_pg
128         page_insert(boot_pgdir, pa2page(trampoline_pg), (void*SNT)trampoline_pg, PTE_W);
129
130         // Allocate a stack for the cores starting up.  One for all, must share
131         if (kpage_alloc(&smp_stack))
132                 panic("No memory for SMP boot stack!");
133         smp_stack_top = SINIT((uintptr_t)(page2kva(smp_stack) + PGSIZE));
134
135         // Start the IPI process (INIT, wait, SIPI, wait, SIPI, wait)
136         send_init_ipi();
137         // SDM 3A is a little wonky wrt the proper delays.  These are my best guess.
138         udelay(10000);
139         // first SIPI
140         send_startup_ipi(0x01);
141         /* BOCHS does not like this second SIPI.
142         // second SIPI
143         udelay(200);
144         send_startup_ipi(0x01);
145         */
146         udelay(500000);
147
148         // Each core will also increment smp_semaphore, and decrement when it is done,
149         // all in smp_entry.  It's purpose is to keep Core0 from competing for the
150         // smp_boot_lock.  So long as one AP increments the sem before the final
151         // LAPIC timer goes off, all available cores will be initialized.
152         while(*get_smp_semaphore());
153
154         // From here on, no other cores are coming up.  Grab the lock to ensure it.
155         // Another core could be in it's prelock phase and be trying to grab the lock
156         // forever....
157         // The lock exists on the trampoline, so it can be grabbed right away in
158         // real mode.  If core0 wins the race and blocks other CPUs from coming up
159         // it can crash the machine if the other cores are allowed to proceed with
160         // booting.  Specifically, it's when they turn on paging and have that temp
161         // mapping pulled out from under them.  Now, if a core loses, it will spin
162         // on the trampoline (which we must be careful to not deallocate)
163         __spin_lock(get_smp_bootlock());
164         printk("Number of Cores Detected: %d\n", num_cpus);
165 #ifdef __CONFIG_DISABLE_SMT__
166         assert(!(num_cpus % 2));
167         printk("Using only %d Idlecores (SMT Disabled)\n", num_cpus >> 1);
168 #endif /* __CONFIG_DISABLE_SMT__ */
169         smp_remap_coreids();
170
171         // Remove the mapping of the page used by the trampoline
172         page_remove(boot_pgdir, (void*SNT)trampoline_pg);
173         // It had a refcount of 2 earlier, so we need to dec once more to free it
174         // but only if all cores are in (or we reset / reinit those that failed)
175         // TODO after we parse ACPI tables
176         if (num_cpus == 8) // TODO - ghetto coded for our 8 way SMPs
177                 page_decref(pa2page(trampoline_pg));
178         // Remove the page table used for that mapping
179         pagetable_remove(boot_pgdir, (void*SNT)trampoline_pg);
180         // Dealloc the temp shared stack
181         page_decref(smp_stack);
182
183         // Set up the generic remote function call facility
184         init_smp_call_function();
185
186         /* Final core initialization */
187         barrier_t generic_barrier;
188         init_barrier(&generic_barrier, num_cpus);
189         smp_call_function_all(smp_final_core_init, &generic_barrier, 0);
190
191         // Should probably flush everyone's TLB at this point, to get rid of
192         // temp mappings that were removed.  TODO
193 }
194
195 /* zra: sometimes Deputy needs some hints */
196 static inline void *COUNT(sizeof(pseudodesc_t))
197 get_my_gdt_pd(page_t *my_stack)
198 {
199         return page2kva(my_stack) + (PGSIZE - sizeof(pseudodesc_t) -
200                                      sizeof(segdesc_t)*SEG_COUNT);
201 }
202
203 //static inline void *COUNT(sizeof(segdesc_t)*SEG_COUNT)
204 static inline segdesc_t *COUNT(SEG_COUNT)
205 get_my_gdt(page_t *my_stack)
206 {
207         return TC(page2kva(my_stack) + PGSIZE - sizeof(segdesc_t)*SEG_COUNT);
208 }
209
210 static inline void *COUNT(sizeof(taskstate_t))
211 get_my_ts(page_t *my_stack)
212 {
213         return page2kva(my_stack) + PGSIZE -
214                 sizeof(pseudodesc_t) - sizeof(segdesc_t)*SEG_COUNT -
215                 sizeof(taskstate_t);
216 }
217
218 /* This is called from smp_entry by each core to finish the core bootstrapping.
219  * There is a spinlock around this entire function in smp_entry, for a few
220  * reasons, the most important being that all cores use the same stack when
221  * entering here.
222  *
223  * Do not use per_cpu_info in here.  Do whatever you need in smp_percpu_init().
224  */
225 uint32_t smp_main(void)
226 {
227         /*
228         // Print some diagnostics.  Uncomment if there're issues.
229         cprintf("Good morning Vietnam!\n");
230         cprintf("This core's Default APIC ID: 0x%08x\n", lapic_get_default_id());
231         cprintf("This core's Current APIC ID: 0x%08x\n", lapic_get_id());
232         if (read_msr(IA32_APIC_BASE) & 0x00000100)
233                 cprintf("I am the Boot Strap Processor\n");
234         else
235                 cprintf("I am an Application Processor\n");
236         cprintf("Num_Cpus: %d\n\n", num_cpus);
237         */
238         /* set up initial mappings.  core0 will adjust it later */
239         unsigned long my_hw_id = lapic_get_id();
240         os_coreid_lookup[my_hw_id] = my_hw_id;
241         hw_coreid_lookup[my_hw_id] = my_hw_id;
242
243         // Get a per-core kernel stack
244         page_t *my_stack;
245         if (kpage_alloc(&my_stack))
246                 panic("Unable to alloc a per-core stack!");
247         memset(page2kva(my_stack), 0, PGSIZE);
248
249         // Set up a gdt / gdt_pd for this core, stored at the top of the stack
250         // This is necessary, eagle-eyed readers know why
251         // GDT should be 4-byte aligned.  TS isn't aligned.  Not sure if it matters.
252         pseudodesc_t *my_gdt_pd = get_my_gdt_pd(my_stack);
253         segdesc_t *COUNT(SEG_COUNT) my_gdt = get_my_gdt(my_stack);
254         // TS also needs to be permanent
255         taskstate_t *my_ts = get_my_ts(my_stack);
256         // Usable portion of the KSTACK grows down from here
257         // Won't actually start using this stack til our first interrupt
258         // (issues with changing the stack pointer and then trying to "return")
259         uintptr_t my_stack_top = (uintptr_t)my_ts;
260         
261         // Set up MSR for SYSENTER 
262         write_msr(MSR_IA32_SYSENTER_CS, GD_KT);
263         write_msr(MSR_IA32_SYSENTER_ESP, my_stack_top);
264         write_msr(MSR_IA32_SYSENTER_EIP, (uint32_t) &sysenter_handler);
265
266         // Build and load the gdt / gdt_pd
267         memcpy(my_gdt, gdt, sizeof(segdesc_t)*SEG_COUNT);
268         *my_gdt_pd = (pseudodesc_t) {
269                 sizeof(segdesc_t)*SEG_COUNT - 1, (uintptr_t) my_gdt };
270         asm volatile("lgdt %0" : : "m"(*my_gdt_pd));
271
272         // Need to set the TSS so we know where to trap on this core
273         my_ts->ts_esp0 = my_stack_top;
274         my_ts->ts_ss0 = GD_KD;
275         // Initialize the TSS field of my_gdt.
276         my_gdt[GD_TSS >> 3] = (segdesc_t)SEG16(STS_T32A, (uint32_t) (my_ts),
277                               sizeof(taskstate_t), 0);
278         my_gdt[GD_TSS >> 3].sd_s = 0;
279         // Load the TSS
280         ltr(GD_TSS);
281
282         // Loads the same IDT used by the other cores
283         asm volatile("lidt idt_pd");
284
285         // APIC setup
286         // set LINT0 to receive ExtINTs (KVM's default).  At reset they are 0x1000.
287         write_mmreg32(LAPIC_LVT_LINT0, 0x700);
288         // mask it to shut it up for now.  Doesn't seem to matter yet, since both
289         // KVM and Bochs seem to only route the PIC to core0.
290         mask_lapic_lvt(LAPIC_LVT_LINT0);
291         // and then turn it on
292         lapic_enable();
293
294         // set a default logical id for now
295         lapic_set_logid(lapic_get_id());
296
297         return my_stack_top; // will be loaded in smp_entry.S
298 }
299
300 /* Perform any initialization needed by per_cpu_info.  Make sure every core
301  * calls this at some point in the smp_boot process.  If you don't smp_boot, you
302  * must still call this for core 0.  This must NOT be called from smp_main,
303  * since it relies on the kernel stack pointer to find the gdt.  Be careful not
304  * to call it on too deep of a stack frame. */
305 void smp_percpu_init(void)
306 {
307         uint32_t coreid = core_id();
308
309         /* Ensure the FPU units are initialized */
310         asm volatile ("fninit");
311
312         /* Enable SSE instructions.  We might have to do more, like masking certain
313          * flags or exceptions in the MXCSR, or at least handle the SIMD exceptions.
314          * We don't do it for FP yet either, so YMMV. */
315         lcr4(rcr4() | CR4_OSFXSR | CR4_OSXMME);
316
317         /* core 0 sets up via the global gdt symbol */
318         if (!coreid)
319                 per_cpu_info[0].gdt = gdt;
320         else
321                 per_cpu_info[coreid].gdt = (segdesc_t*)(ROUNDUP(read_esp(), PGSIZE)
322                                            - sizeof(segdesc_t)*SEG_COUNT);
323         spinlock_init(&per_cpu_info[coreid].immed_amsg_lock);
324         STAILQ_INIT(&per_cpu_info[coreid].immed_amsgs);
325         spinlock_init(&per_cpu_info[coreid].routine_amsg_lock);
326         STAILQ_INIT(&per_cpu_info[coreid].routine_amsgs);
327         
328         /* need to init perfctr before potentiall using it in timer handler */
329         perfmon_init();
330 }