Compiler memory barriers and pthread barrier fix
[akaros.git] / kern / arch / i686 / atomic.h
1 #ifndef ROS_INCLUDE_ATOMIC_H
2 #define ROS_INCLUDE_ATOMIC_H
3
4 #include <ros/common.h>
5 #include <ros/arch/membar.h>
6 #include <arch/x86.h>
7 #include <arch/arch.h>
8
9 typedef void * RACY atomic_t;
10 struct spinlock {
11         volatile uint32_t RACY rlock;
12 #ifdef __CONFIG_SPINLOCK_DEBUG__
13         void *call_site;        
14         uint32_t calling_core;
15 #endif
16 };
17 typedef struct spinlock RACY spinlock_t;
18 #define SPINLOCK_INITIALIZER {0}
19
20 static inline void atomic_init(atomic_t *number, int32_t val);
21 static inline int32_t atomic_read(atomic_t *number);
22 static inline void atomic_set(atomic_t *number, int32_t val);
23 static inline void atomic_inc(atomic_t *number);
24 static inline void atomic_dec(atomic_t *number);
25 static inline uint32_t atomic_swap(uint32_t *addr, uint32_t val);
26 static inline bool atomic_comp_swap(uint32_t *addr, uint32_t exp_val,
27                                     uint32_t new_val);
28 static inline void atomic_andb(volatile uint8_t RACY* number, uint8_t mask);
29 static inline void atomic_orb(volatile uint8_t RACY* number, uint8_t mask);
30 static inline uint32_t spin_locked(spinlock_t *SAFE lock);
31 static inline void __spin_lock(volatile uint32_t SRACY*CT(1) rlock);
32 static inline void spin_lock(spinlock_t *lock);
33 static inline void spin_unlock(spinlock_t *lock);
34 static inline void spinlock_init(spinlock_t *lock);
35 void spinlock_debug(spinlock_t *lock);
36
37 /* Inlined functions declared above */
38 static inline void atomic_init(atomic_t *number, int32_t val)
39 {
40         asm volatile("movl %1,%0" : "=m"(*number) : "r"(val));
41 }
42
43 static inline int32_t atomic_read(atomic_t *number)
44 {
45         int32_t val;
46         asm volatile("movl %1,%0" : "=r"(val) : "m"(*number));
47         return val;
48 }
49
50 static inline void atomic_set(atomic_t *number, int32_t val)
51 {
52         asm volatile("movl %1,%0" : "=m"(*number) : "r"(val));
53 }
54
55 // need to do this with pointers and deref.  %0 needs to be the memory address
56 static inline void atomic_inc(atomic_t *number)
57 {
58         asm volatile("lock incl %0" : "=m"(*number) : : "cc");
59 }
60
61 static inline void atomic_dec(atomic_t *number)
62 {
63         // for instance, this doesn't work:
64         //asm volatile("lock decl (%0)" : "=r"(number) : : "cc");
65         asm volatile("lock decl %0" : "=m"(*number) : : "cc");
66 }
67
68 static inline uint32_t atomic_swap(uint32_t *addr, uint32_t val)
69 {
70         // this would work, but its code is bigger, and it's not like the others
71         //asm volatile("xchgl %0,(%2)" : "=r"(val) : "0"(val), "r"(addr) : "memory");
72         asm volatile("xchgl %0,%1" : "=r"(val), "=m"(*addr) : "0"(val), "m"(*addr));
73         return val;
74 }
75
76 /* reusing exp_val for the bool return */
77 static inline bool atomic_comp_swap(uint32_t *addr, uint32_t exp_val,
78                                     uint32_t new_val)
79 {
80         asm volatile("lock cmpxchgl %4,%1; sete %%al"
81                      : "=a"(exp_val), "=m"(*addr)
82                      : "m"(*addr), "a"(exp_val), "r"(new_val)
83                      : "cc");
84         return exp_val;
85 }
86
87 /* Be sure to use "q" for byte operations (compared to longs), since this
88  * constrains the asm to use e{a,b,c,d}x instead of esi and edi.  32 bit x86
89  * cannot access the lower parts of esi or edi (will get warnings like "no such
90  * register %sil or %dil." */
91 static inline void atomic_andb(volatile uint8_t RACY*number, uint8_t mask)
92 {
93         asm volatile("lock andb %1,%0" : "=m"(*number) : "q"(mask) : "cc");
94 }
95
96 static inline void atomic_orb(volatile uint8_t RACY*number, uint8_t mask)
97 {
98         asm volatile("lock orb %1,%0" : "=m"(*number) : "q"(mask) : "cc");
99 }
100
101 static inline uint32_t spin_locked(spinlock_t *SAFE lock)
102 {
103         // the lock status is the lowest byte of the lock
104         return lock->rlock & 0xff;
105 }
106
107 static inline void __spin_lock(volatile uint32_t *rlock)
108 {
109         asm volatile(
110                         "1:                       "
111                         "       cmpb $0, %0;          "
112                         "       je 2f;                "
113                         "       pause;                "
114                         "       jmp 1b;               "
115                         "2:                       " 
116                         "       movb $1, %%al;        "
117                         "       xchgb %%al, %0;       "
118                         "       cmpb $0, %%al;        "
119                         "       jne 1b;               "
120                 : : "m"(*rlock) : "eax", "cc");
121 }
122
123 static inline void spin_lock(spinlock_t *lock)
124 {
125         __spin_lock(&lock->rlock);
126 #ifdef __CONFIG_SPINLOCK_DEBUG__
127         lock->call_site = (void RACY*CT(1))TC(read_eip());
128         lock->calling_core = core_id();
129 #endif
130 }
131
132 static inline void spin_unlock(spinlock_t *lock)
133 {
134         /* Need to prevent the compiler (and some arches) from reordering older
135          * stores */
136         wmb();
137         lock->rlock = 0;
138 }
139
140 static inline void spinlock_init(spinlock_t *lock)
141 #ifdef __CONFIG_SPINLOCK_DEBUG__
142 WRITES(lock->rlock,lock->call_site,lock->calling_core)
143 #else
144 WRITES(lock->rlock)
145 #endif
146 {
147         lock->rlock = 0;
148 #ifdef __CONFIG_SPINLOCK_DEBUG__
149         lock->call_site = 0;
150         lock->calling_core = 0;
151 #endif
152 }
153
154 #endif /* !ROS_INCLUDE_ATOMIC_H */