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[akaros.git] / kern / arch / i686 / arch.h
1 #ifndef ROS_INC_ARCH_H
2 #define ROS_INC_ARCH_H
3
4 #include <ros/arch/arch.h>
5 #include <ros/common.h>
6 #include <arch/x86.h>
7 #include <arch/trap.h>
8 #include <arch/apic.h>
9
10 /* Arch Constants */
11 #define HW_CACHE_ALIGN                           64
12 /* Top of the kernel virtual mapping area (KERNBASE) */
13 /* For sanity reasons, I don't plan to map the top page */
14 #define KERN_VMAP_TOP                           0xfffff000
15
16 static __inline void breakpoint(void) __attribute__((always_inline));
17 static __inline void invlpg(void *SNT addr) __attribute__((always_inline));
18 static __inline void tlbflush(void) __attribute__((always_inline));
19 static __inline void icache_flush_page(void* va, void* kva) __attribute__((always_inline));
20 static __inline uint64_t read_tsc(void) __attribute__((always_inline));
21 static __inline uint64_t read_tsc_serialized(void) __attribute__((always_inline));
22 static __inline void enable_irq(void) __attribute__((always_inline));
23 static __inline void disable_irq(void) __attribute__((always_inline));
24 static __inline void enable_irqsave(int8_t* state) __attribute__((always_inline));
25 static __inline void disable_irqsave(int8_t* state) __attribute__((always_inline));
26 static __inline void cpu_relax(void) __attribute__((always_inline));
27 static __inline void cpu_halt(void) __attribute__((always_inline));
28 static __inline void clflush(uintptr_t* addr) __attribute__((always_inline));
29 static __inline int irq_is_enabled(void) __attribute__((always_inline));
30 static __inline int get_hw_coreid(uint32_t coreid);
31 static __inline int hw_core_id(void) __attribute__((always_inline));
32 static __inline int get_os_coreid(int hw_coreid);
33 static __inline int core_id(void) __attribute__((always_inline));
34 static __inline void cache_flush(void) __attribute__((always_inline));
35 static __inline void reboot(void) __attribute__((always_inline)) __attribute__((noreturn));
36
37 /* in trap.c */
38 void send_ipi(uint32_t os_coreid, uint8_t vector);
39 /* in cpuinfo.c */
40 void print_cpuinfo(void);
41 void show_mapping(uintptr_t start, size_t size);
42
43 /* declared in smp.c */
44 int hw_coreid_lookup[MAX_NUM_CPUS];
45 int os_coreid_lookup[MAX_NUM_CPUS];
46
47 static __inline void
48 breakpoint(void)
49 {
50         __asm __volatile("int3");
51 }
52
53 static __inline void 
54 invlpg(void *addr)
55
56         __asm __volatile("invlpg (%0)" : : "r" (addr) : "memory");
57 }  
58
59 static __inline void
60 tlbflush(void)
61 {
62         uint32_t cr3;
63         __asm __volatile("movl %%cr3,%0" : "=r" (cr3));
64         __asm __volatile("movl %0,%%cr3" : : "r" (cr3));
65 }
66
67 static __inline void
68 icache_flush_page(void* va, void* kva)
69 {
70         // x86 handles self-modifying code (mostly) without SW support
71 }
72
73 static __inline uint64_t
74 read_tsc(void)
75 {
76         uint64_t tsc;
77         __asm __volatile("rdtsc" : "=A" (tsc));
78         return tsc;
79 }
80
81 static __inline uint64_t 
82 read_tsc_serialized(void)
83 {
84     uint64_t tsc;
85         cpuid(0x0, 0x0, 0, 0, 0, 0);
86         tsc = read_tsc();
87         return tsc;
88 }
89
90 static __inline void
91 enable_irq(void)
92 {
93         asm volatile("sti");
94 }
95
96 static __inline void
97 disable_irq(void)
98 {
99         asm volatile("cli");
100 }
101
102 static __inline void
103 enable_irqsave(int8_t* state)
104 {
105         // *state tracks the number of nested enables and disables
106         // initial value of state: 0 = first run / no favorite
107         // > 0 means more enabled calls have been made
108         // < 0 means more disabled calls have been made
109         // Mostly doing this so we can call disable_irqsave first if we want
110
111         // one side or another "gets a point" if interrupts were already the
112         // way it wanted to go.  o/w, state stays at 0.  if the state was not 0
113         // then, enabling/disabling isn't even an option.  just increment/decrement
114
115         // if enabling is winning or tied, make sure it's enabled
116         if ((*state == 0) && !irq_is_enabled())
117                 enable_irq();
118         else
119                 (*state)++;
120 }
121
122 static __inline void
123 disable_irqsave(int8_t* state)
124 {
125         if ((*state == 0) && irq_is_enabled())
126                 disable_irq();
127         else 
128                 (*state)--;
129 }
130
131 static __inline void
132 cpu_relax(void)
133 {
134         __cpu_relax();
135 }
136
137 /* This doesn't atomically enable interrupts and then halt, like we want, so
138  * x86 needs to use a custom helper in the irq handler in trap.c. */
139 static __inline void
140 cpu_halt(void)
141 {
142         asm volatile("sti; hlt" : : : "memory");
143 }
144
145 static __inline void
146 clflush(uintptr_t* addr)
147 {
148         asm volatile("clflush %0" : : "m"(*addr));
149 }
150
151 static __inline int
152 irq_is_enabled(void)
153 {
154         return read_eflags() & FL_IF;
155 }
156
157 /* os_coreid -> hw_coreid */
158 static __inline int
159 get_hw_coreid(uint32_t coreid)
160 {
161         return hw_coreid_lookup[coreid];
162 }
163
164 static __inline int
165 hw_core_id(void)
166 {
167         return lapic_get_id();
168 }
169
170 /* hw_coreid -> os_coreid */
171 static __inline int
172 get_os_coreid(int hw_coreid)
173 {
174         return os_coreid_lookup[hw_coreid];
175 }
176
177 /* core_id() returns the OS core number, not to be confused with the
178  * hardware-specific core identifier (such as the lapic id) returned by
179  * hw_core_id() */
180 static __inline int
181 core_id(void)
182 {
183         return get_os_coreid(hw_core_id());
184 }
185
186 static __inline void
187 cache_flush(void)
188 {
189         wbinvd();
190 }
191
192 static __inline void
193 reboot(void)
194 {
195         outb(0x92, 0x3);
196         asm volatile ("movl $0, %esp; int $0");
197         while(1);
198 }
199
200 #endif /* !ROS_INC_ARCH_H */