re-Deputized some things and added Deputy polymorphic types to active messages
[akaros.git] / kern / arch / i386 / smp_boot.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #endif
10
11 #include <arch/x86.h>
12 #include <arch/arch.h>
13 #include <smp.h>
14 #include <arch/console.h>
15 #include <arch/apic.h>
16 #include <timing.h>
17
18 #include <atomic.h>
19 #include <ros/error.h>
20 #include <stdio.h>
21 #include <string.h>
22 #include <assert.h>
23 #include <pmap.h>
24 #include <env.h>
25 #include <trap.h>
26 #include <timing.h>
27
28 extern handler_wrapper_t handler_wrappers[NUM_HANDLER_WRAPPERS];
29 volatile uint8_t num_cpus = 0xee;
30 uintptr_t smp_stack_top;
31
32 #define DECLARE_HANDLER_CHECKLISTS(vector)                          \
33         INIT_CHECKLIST(f##vector##_cpu_list, MAX_NUM_CPUS);
34
35 #define INIT_HANDLER_WRAPPER(v)                                     \
36 {                                                                   \
37         handler_wrappers[(v)].vector = 0xf##v;                          \
38         handler_wrappers[(v)].cpu_list = &f##v##_cpu_list;              \
39         handler_wrappers[(v)].cpu_list->mask.size = num_cpus;           \
40 }
41
42 DECLARE_HANDLER_CHECKLISTS(0);
43 DECLARE_HANDLER_CHECKLISTS(1);
44 DECLARE_HANDLER_CHECKLISTS(2);
45 DECLARE_HANDLER_CHECKLISTS(3);
46 DECLARE_HANDLER_CHECKLISTS(4);
47
48 static void init_smp_call_function(void)
49 {
50         INIT_HANDLER_WRAPPER(0);
51         INIT_HANDLER_WRAPPER(1);
52         INIT_HANDLER_WRAPPER(2);
53         INIT_HANDLER_WRAPPER(3);
54         INIT_HANDLER_WRAPPER(4);
55 }
56
57 /******************************************************************************/
58
59 static void smp_mtrr_handler(trapframe_t *tf, barrier_t *data)
60 {
61         setup_default_mtrrs(data);
62 }
63
64 // this needs to be set in smp_entry too...
65 #define trampoline_pg 0x00001000
66 extern char (SNT SREADONLY smp_entry)[];
67 extern char (SNT SREADONLY smp_entry_end)[];
68 extern char (SNT SREADONLY smp_boot_lock)[];
69 extern char (SNT SREADONLY smp_semaphore)[];
70
71 static inline volatile uint32_t *COUNT(1)
72 get_smp_semaphore()
73 {
74         return (volatile uint32_t *COUNT(1))TC(smp_semaphore - smp_entry + trampoline_pg);
75 }
76
77 static inline uint32_t *COUNT(1)
78 get_smp_bootlock()
79 {
80         return (uint32_t *COUNT(1))TC(smp_boot_lock - smp_entry + trampoline_pg);
81 }
82
83 void smp_boot(void)
84 {
85         page_t *smp_stack;
86         // NEED TO GRAB A LOWMEM FREE PAGE FOR AP BOOTUP CODE
87         // page1 (2nd page) is reserved, hardcoded in pmap.c
88         memset(KADDR(trampoline_pg), 0, PGSIZE);
89         memcpy(KADDR(trampoline_pg), (void *COUNT(PGSIZE))TC(smp_entry),
90            smp_entry_end - smp_entry);
91
92         // This mapping allows access to the trampoline with paging on and off
93         // via trampoline_pg
94         page_insert(boot_pgdir, pa2page(trampoline_pg), (void*SNT)trampoline_pg, PTE_W);
95
96         // Allocate a stack for the cores starting up.  One for all, must share
97         if (page_alloc(&smp_stack))
98                 panic("No memory for SMP boot stack!");
99         page_incref(smp_stack);
100         smp_stack_top = (uintptr_t)(page2kva(smp_stack) + PGSIZE);
101
102         // Start the IPI process (INIT, wait, SIPI, wait, SIPI, wait)
103         send_init_ipi();
104         // SDM 3A is a little wonky wrt the proper delays.  These are my best guess.
105         udelay(10000);
106         // first SIPI
107         send_startup_ipi(0x01);
108         /* BOCHS does not like this second SIPI.
109         // second SIPI
110         udelay(200);
111         send_startup_ipi(0x01);
112         */
113         udelay(100000);
114
115         // Each core will also increment smp_semaphore, and decrement when it is done,
116         // all in smp_entry.  It's purpose is to keep Core0 from competing for the
117         // smp_boot_lock.  So long as one AP increments the sem before the final
118         // LAPIC timer goes off, all available cores will be initialized.
119         while(*get_smp_semaphore());
120
121         // From here on, no other cores are coming up.  Grab the lock to ensure it.
122         // Another core could be in it's prelock phase and be trying to grab the lock
123         // forever....
124         // The lock exists on the trampoline, so it can be grabbed right away in
125         // real mode.  If core0 wins the race and blocks other CPUs from coming up
126         // it can crash the machine if the other cores are allowed to proceed with
127         // booting.  Specifically, it's when they turn on paging and have that temp
128         // mapping pulled out from under them.  Now, if a core loses, it will spin
129         // on the trampoline (which we must be careful to not deallocate)
130         spin_lock(get_smp_bootlock());
131         cprintf("Num_Cpus Detected: %d\n", num_cpus);
132
133         // Remove the mapping of the page used by the trampoline
134         page_remove(boot_pgdir, (void*SNT)trampoline_pg);
135         // It had a refcount of 2 earlier, so we need to dec once more to free it
136         // but only if all cores are in (or we reset / reinit those that failed)
137         // TODO after we parse ACPI tables
138         if (num_cpus == 8) // TODO - ghetto coded for our 8 way SMPs
139                 page_decref(pa2page(trampoline_pg));
140         // Remove the page table used for that mapping
141         pagetable_remove(boot_pgdir, (void*SNT)trampoline_pg);
142         // Dealloc the temp shared stack
143         page_decref(smp_stack);
144
145         // Set up the generic remote function call facility
146         init_smp_call_function();
147
148         // Set up all cores to use the proper MTRRs
149         barrier_t generic_barrier;
150         init_barrier(&generic_barrier, num_cpus); // barrier used by smp_mtrr_handler
151         smp_call_function_all(smp_mtrr_handler, &generic_barrier, 0);
152
153         // Should probably flush everyone's TLB at this point, to get rid of
154         // temp mappings that were removed.  TODO
155 }
156
157 /* zra: sometimes Deputy needs some hints */
158 static inline void *COUNT(sizeof(pseudodesc_t))
159 get_my_gdt_pd(page_t *my_stack)
160 {
161         return page2kva(my_stack) + (PGSIZE - sizeof(pseudodesc_t) -
162                                      sizeof(segdesc_t)*SEG_COUNT);
163 }
164
165 //static inline void *COUNT(sizeof(segdesc_t)*SEG_COUNT)
166 static inline segdesc_t *COUNT(SEG_COUNT)
167 get_my_gdt(page_t *my_stack)
168 {
169         return TC(page2kva(my_stack) + PGSIZE - sizeof(segdesc_t)*SEG_COUNT);
170 }
171
172 static inline void *COUNT(sizeof(taskstate_t))
173 get_my_ts(page_t *my_stack)
174 {
175         return page2kva(my_stack) + PGSIZE -
176                 sizeof(pseudodesc_t) - sizeof(segdesc_t)*SEG_COUNT -
177                 sizeof(taskstate_t);
178 }
179
180 /*
181  * This is called from smp_entry by each core to finish the core bootstrapping.
182  * There is a spinlock around this entire function in smp_entry, for a few reasons,
183  * the most important being that all cores use the same stack when entering here.
184  */
185 uint32_t smp_main(void)
186 {
187         /*
188         // Print some diagnostics.  Uncomment if there're issues.
189         cprintf("Good morning Vietnam!\n");
190         cprintf("This core's Default APIC ID: 0x%08x\n", lapic_get_default_id());
191         cprintf("This core's Current APIC ID: 0x%08x\n", lapic_get_id());
192         if (read_msr(IA32_APIC_BASE) & 0x00000100)
193                 cprintf("I am the Boot Strap Processor\n");
194         else
195                 cprintf("I am an Application Processor\n");
196         cprintf("Num_Cpus: %d\n\n", num_cpus);
197         */
198
199         // Get a per-core kernel stack
200         page_t *my_stack;
201         if (page_alloc(&my_stack))
202                 panic("Unable to alloc a per-core stack!");
203         page_incref(my_stack);
204         memset(page2kva(my_stack), 0, PGSIZE);
205
206         // Set up a gdt / gdt_pd for this core, stored at the top of the stack
207         // This is necessary, eagle-eyed readers know why
208         // GDT should be 4-byte aligned.  TS isn't aligned.  Not sure if it matters.
209         pseudodesc_t *my_gdt_pd = get_my_gdt_pd(my_stack);
210         segdesc_t *COUNT(SEG_COUNT) my_gdt = get_my_gdt(my_stack);
211         // TS also needs to be permanent
212         taskstate_t *my_ts = get_my_ts(my_stack);
213         // Usable portion of the KSTACK grows down from here
214         // Won't actually start using this stack til our first interrupt
215         // (issues with changing the stack pointer and then trying to "return")
216         uintptr_t my_stack_top = (uintptr_t)my_ts;
217         
218         // Set up MSR for SYSENTER 
219         write_msr(MSR_IA32_SYSENTER_CS, GD_KT);
220         write_msr(MSR_IA32_SYSENTER_ESP, my_stack_top);
221         write_msr(MSR_IA32_SYSENTER_EIP, (uint32_t) &sysenter_handler);
222
223         // Build and load the gdt / gdt_pd
224         memcpy(my_gdt, gdt, sizeof(segdesc_t)*SEG_COUNT);
225         *my_gdt_pd = (pseudodesc_t) {
226                 sizeof(segdesc_t)*SEG_COUNT - 1, (uintptr_t) my_gdt };
227         asm volatile("lgdt %0" : : "m"(*my_gdt_pd));
228
229         // Need to set the TSS so we know where to trap on this core
230         my_ts->ts_esp0 = my_stack_top;
231         my_ts->ts_ss0 = GD_KD;
232         // Initialize the TSS field of my_gdt.
233         my_gdt[GD_TSS >> 3] = (segdesc_t)SEG16(STS_T32A, (uint32_t) (my_ts),
234                               sizeof(taskstate_t), 0);
235         my_gdt[GD_TSS >> 3].sd_s = 0;
236         // Load the TSS
237         ltr(GD_TSS);
238
239         // Loads the same IDT used by the other cores
240         asm volatile("lidt idt_pd");
241
242         // APIC setup
243         // set LINT0 to receive ExtINTs (KVM's default).  At reset they are 0x1000.
244         write_mmreg32(LAPIC_LVT_LINT0, 0x700);
245         // mask it to shut it up for now.  Doesn't seem to matter yet, since both
246         // KVM and Bochs seem to only route the PIC to core0.
247         mask_lapic_lvt(LAPIC_LVT_LINT0);
248         // and then turn it on
249         lapic_enable();
250
251         // set a default logical id for now
252         lapic_set_logid(lapic_get_id());
253
254         return my_stack_top; // will be loaded in smp_entry.S
255 }
256