Merge remote branch 'origin/sparc-dev'
[akaros.git] / kern / arch / i386 / smp_boot.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/x86.h>
13 #include <arch/arch.h>
14 #include <smp.h>
15 #include <arch/console.h>
16 #include <arch/apic.h>
17 #include <arch/bitmask.h>
18 #include <timing.h>
19
20 #include <atomic.h>
21 #include <ros/error.h>
22 #include <stdio.h>
23 #include <string.h>
24 #include <assert.h>
25 #include <pmap.h>
26 #include <env.h>
27 #include <trap.h>
28 #include <timing.h>
29
30 extern handler_wrapper_t (RO handler_wrappers)[NUM_HANDLER_WRAPPERS];
31 volatile uint32_t num_cpus = 0xee;
32 uintptr_t RO smp_stack_top;
33
34 #define DECLARE_HANDLER_CHECKLISTS(vector)                          \
35         INIT_CHECKLIST(f##vector##_cpu_list, MAX_NUM_CPUS);
36
37 #define INIT_HANDLER_WRAPPER(v)                                     \
38 {                                                                   \
39         handler_wrappers[(v)].vector = 0xf##v;                          \
40         handler_wrappers[(v)].cpu_list = &f##v##_cpu_list;              \
41         handler_wrappers[(v)].cpu_list->mask.size = num_cpus;           \
42 }
43
44 DECLARE_HANDLER_CHECKLISTS(0);
45 DECLARE_HANDLER_CHECKLISTS(1);
46 DECLARE_HANDLER_CHECKLISTS(2);
47 DECLARE_HANDLER_CHECKLISTS(3);
48 DECLARE_HANDLER_CHECKLISTS(4);
49
50 static void init_smp_call_function(void)
51 {
52         INIT_HANDLER_WRAPPER(0);
53         INIT_HANDLER_WRAPPER(1);
54         INIT_HANDLER_WRAPPER(2);
55         INIT_HANDLER_WRAPPER(3);
56         INIT_HANDLER_WRAPPER(4);
57 }
58
59 /******************************************************************************/
60
61 #ifdef __IVY__
62 static void smp_mtrr_handler(trapframe_t *tf, barrier_t *data)
63 #else
64 static void smp_mtrr_handler(trapframe_t *tf, void *data)
65 #endif
66 {
67         setup_default_mtrrs(data);
68 }
69
70 // this needs to be set in smp_entry too...
71 #define trampoline_pg 0x00001000
72 extern char (SNT SREADONLY smp_entry)[];
73 extern char (SNT SREADONLY smp_entry_end)[];
74 extern char (SNT SREADONLY smp_boot_lock)[];
75 extern char (SNT SREADONLY smp_semaphore)[];
76
77 static inline volatile uint32_t *COUNT(1)
78 get_smp_semaphore()
79 {
80         return (volatile uint32_t *COUNT(1))TC(smp_semaphore - smp_entry + trampoline_pg);
81 }
82
83 static inline uint32_t *COUNT(1)
84 get_smp_bootlock()
85 {
86         return (uint32_t *COUNT(1))TC(smp_boot_lock - smp_entry + trampoline_pg);
87 }
88
89 void smp_boot(void)
90 {
91         page_t *smp_stack;
92         // NEED TO GRAB A LOWMEM FREE PAGE FOR AP BOOTUP CODE
93         // page1 (2nd page) is reserved, hardcoded in pmap.c
94         memset(KADDR(trampoline_pg), 0, PGSIZE);
95         memcpy(KADDR(trampoline_pg), (void *COUNT(PGSIZE))TC(smp_entry),
96            smp_entry_end - smp_entry);
97
98         // This mapping allows access to the trampoline with paging on and off
99         // via trampoline_pg
100         page_insert(boot_pgdir, pa2page(trampoline_pg), (void*SNT)trampoline_pg, PTE_W);
101
102         // Allocate a stack for the cores starting up.  One for all, must share
103         if (kpage_alloc(&smp_stack))
104                 panic("No memory for SMP boot stack!");
105         smp_stack_top = SINIT((uintptr_t)(page2kva(smp_stack) + PGSIZE));
106
107         // Start the IPI process (INIT, wait, SIPI, wait, SIPI, wait)
108         send_init_ipi();
109         // SDM 3A is a little wonky wrt the proper delays.  These are my best guess.
110         udelay(10000);
111         // first SIPI
112         send_startup_ipi(0x01);
113         /* BOCHS does not like this second SIPI.
114         // second SIPI
115         udelay(200);
116         send_startup_ipi(0x01);
117         */
118         udelay(500000);
119
120         // Each core will also increment smp_semaphore, and decrement when it is done,
121         // all in smp_entry.  It's purpose is to keep Core0 from competing for the
122         // smp_boot_lock.  So long as one AP increments the sem before the final
123         // LAPIC timer goes off, all available cores will be initialized.
124         while(*get_smp_semaphore());
125
126         // From here on, no other cores are coming up.  Grab the lock to ensure it.
127         // Another core could be in it's prelock phase and be trying to grab the lock
128         // forever....
129         // The lock exists on the trampoline, so it can be grabbed right away in
130         // real mode.  If core0 wins the race and blocks other CPUs from coming up
131         // it can crash the machine if the other cores are allowed to proceed with
132         // booting.  Specifically, it's when they turn on paging and have that temp
133         // mapping pulled out from under them.  Now, if a core loses, it will spin
134         // on the trampoline (which we must be careful to not deallocate)
135         __spin_lock(get_smp_bootlock());
136         cprintf("Num_Cpus Detected: %d\n", num_cpus);
137
138         // Remove the mapping of the page used by the trampoline
139         page_remove(boot_pgdir, (void*SNT)trampoline_pg);
140         // It had a refcount of 2 earlier, so we need to dec once more to free it
141         // but only if all cores are in (or we reset / reinit those that failed)
142         // TODO after we parse ACPI tables
143         if (num_cpus == 8) // TODO - ghetto coded for our 8 way SMPs
144                 page_decref(pa2page(trampoline_pg));
145         // Remove the page table used for that mapping
146         pagetable_remove(boot_pgdir, (void*SNT)trampoline_pg);
147         // Dealloc the temp shared stack
148         page_decref(smp_stack);
149
150         // Set up the generic remote function call facility
151         init_smp_call_function();
152
153         // Set up all cores to use the proper MTRRs
154         barrier_t generic_barrier;
155         init_barrier(&generic_barrier, num_cpus); // barrier used by smp_mtrr_handler
156         smp_call_function_all(smp_mtrr_handler, &generic_barrier, 0);
157
158         // initialize my per-cpu info
159         smp_percpu_init();
160
161         // Should probably flush everyone's TLB at this point, to get rid of
162         // temp mappings that were removed.  TODO
163 }
164
165 /* zra: sometimes Deputy needs some hints */
166 static inline void *COUNT(sizeof(pseudodesc_t))
167 get_my_gdt_pd(page_t *my_stack)
168 {
169         return page2kva(my_stack) + (PGSIZE - sizeof(pseudodesc_t) -
170                                      sizeof(segdesc_t)*SEG_COUNT);
171 }
172
173 //static inline void *COUNT(sizeof(segdesc_t)*SEG_COUNT)
174 static inline segdesc_t *COUNT(SEG_COUNT)
175 get_my_gdt(page_t *my_stack)
176 {
177         return TC(page2kva(my_stack) + PGSIZE - sizeof(segdesc_t)*SEG_COUNT);
178 }
179
180 static inline void *COUNT(sizeof(taskstate_t))
181 get_my_ts(page_t *my_stack)
182 {
183         return page2kva(my_stack) + PGSIZE -
184                 sizeof(pseudodesc_t) - sizeof(segdesc_t)*SEG_COUNT -
185                 sizeof(taskstate_t);
186 }
187
188 /*
189  * This is called from smp_entry by each core to finish the core bootstrapping.
190  * There is a spinlock around this entire function in smp_entry, for a few reasons,
191  * the most important being that all cores use the same stack when entering here.
192  */
193 uint32_t smp_main(void)
194 {
195         /*
196         // Print some diagnostics.  Uncomment if there're issues.
197         cprintf("Good morning Vietnam!\n");
198         cprintf("This core's Default APIC ID: 0x%08x\n", lapic_get_default_id());
199         cprintf("This core's Current APIC ID: 0x%08x\n", lapic_get_id());
200         if (read_msr(IA32_APIC_BASE) & 0x00000100)
201                 cprintf("I am the Boot Strap Processor\n");
202         else
203                 cprintf("I am an Application Processor\n");
204         cprintf("Num_Cpus: %d\n\n", num_cpus);
205         */
206
207         // Get a per-core kernel stack
208         page_t *my_stack;
209         if (kpage_alloc(&my_stack))
210                 panic("Unable to alloc a per-core stack!");
211         memset(page2kva(my_stack), 0, PGSIZE);
212
213         // Set up a gdt / gdt_pd for this core, stored at the top of the stack
214         // This is necessary, eagle-eyed readers know why
215         // GDT should be 4-byte aligned.  TS isn't aligned.  Not sure if it matters.
216         pseudodesc_t *my_gdt_pd = get_my_gdt_pd(my_stack);
217         segdesc_t *COUNT(SEG_COUNT) my_gdt = get_my_gdt(my_stack);
218         // TS also needs to be permanent
219         taskstate_t *my_ts = get_my_ts(my_stack);
220         // Usable portion of the KSTACK grows down from here
221         // Won't actually start using this stack til our first interrupt
222         // (issues with changing the stack pointer and then trying to "return")
223         uintptr_t my_stack_top = (uintptr_t)my_ts;
224         
225         // Set up MSR for SYSENTER 
226         write_msr(MSR_IA32_SYSENTER_CS, GD_KT);
227         write_msr(MSR_IA32_SYSENTER_ESP, my_stack_top);
228         write_msr(MSR_IA32_SYSENTER_EIP, (uint32_t) &sysenter_handler);
229
230         // Build and load the gdt / gdt_pd
231         memcpy(my_gdt, gdt, sizeof(segdesc_t)*SEG_COUNT);
232         *my_gdt_pd = (pseudodesc_t) {
233                 sizeof(segdesc_t)*SEG_COUNT - 1, (uintptr_t) my_gdt };
234         asm volatile("lgdt %0" : : "m"(*my_gdt_pd));
235
236         // Need to set the TSS so we know where to trap on this core
237         my_ts->ts_esp0 = my_stack_top;
238         my_ts->ts_ss0 = GD_KD;
239         // Initialize the TSS field of my_gdt.
240         my_gdt[GD_TSS >> 3] = (segdesc_t)SEG16(STS_T32A, (uint32_t) (my_ts),
241                               sizeof(taskstate_t), 0);
242         my_gdt[GD_TSS >> 3].sd_s = 0;
243         // Load the TSS
244         ltr(GD_TSS);
245
246         // Loads the same IDT used by the other cores
247         asm volatile("lidt idt_pd");
248
249         // APIC setup
250         // set LINT0 to receive ExtINTs (KVM's default).  At reset they are 0x1000.
251         write_mmreg32(LAPIC_LVT_LINT0, 0x700);
252         // mask it to shut it up for now.  Doesn't seem to matter yet, since both
253         // KVM and Bochs seem to only route the PIC to core0.
254         mask_lapic_lvt(LAPIC_LVT_LINT0);
255         // and then turn it on
256         lapic_enable();
257
258         // set a default logical id for now
259         lapic_set_logid(lapic_get_id());
260
261         // initialize my per-cpu info
262         smp_percpu_init();
263
264         return my_stack_top; // will be loaded in smp_entry.S
265 }
266
267 /* Perform any initialization needed by per_cpu_info.  Right now, this just
268  * inits the amsg list (which sparc will probably also want).  Make sure every
269  * core calls this at some point in the smp_boot process. */
270 void smp_percpu_init(void)
271 {
272         uint32_t coreid = core_id();
273         STAILQ_INIT(&per_cpu_info[coreid].active_msgs);
274 }