29fb9f3f7bc8b40f9b9ce9a92cc878529e86f722
[akaros.git] / kern / arch / i386 / smp_boot.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/x86.h>
13 #include <arch/arch.h>
14 #include <smp.h>
15 #include <arch/console.h>
16 #include <arch/apic.h>
17 #include <arch/bitmask.h>
18 #include <timing.h>
19
20 #include <atomic.h>
21 #include <ros/error.h>
22 #include <stdio.h>
23 #include <string.h>
24 #include <assert.h>
25 #include <pmap.h>
26 #include <env.h>
27 #include <trap.h>
28 #include <timing.h>
29
30 extern handler_wrapper_t (RO handler_wrappers)[NUM_HANDLER_WRAPPERS];
31 volatile uint8_t num_cpus = 0xee;
32 uintptr_t RO smp_stack_top;
33
34 #define DECLARE_HANDLER_CHECKLISTS(vector)                          \
35         INIT_CHECKLIST(f##vector##_cpu_list, MAX_NUM_CPUS);
36
37 #define INIT_HANDLER_WRAPPER(v)                                     \
38 {                                                                   \
39         handler_wrappers[(v)].vector = 0xf##v;                          \
40         handler_wrappers[(v)].cpu_list = &f##v##_cpu_list;              \
41         handler_wrappers[(v)].cpu_list->mask.size = num_cpus;           \
42 }
43
44 DECLARE_HANDLER_CHECKLISTS(0);
45 DECLARE_HANDLER_CHECKLISTS(1);
46 DECLARE_HANDLER_CHECKLISTS(2);
47 DECLARE_HANDLER_CHECKLISTS(3);
48 DECLARE_HANDLER_CHECKLISTS(4);
49
50 static void init_smp_call_function(void)
51 {
52         INIT_HANDLER_WRAPPER(0);
53         INIT_HANDLER_WRAPPER(1);
54         INIT_HANDLER_WRAPPER(2);
55         INIT_HANDLER_WRAPPER(3);
56         INIT_HANDLER_WRAPPER(4);
57 }
58
59 /******************************************************************************/
60
61 #ifdef __IVY__
62 static void smp_mtrr_handler(trapframe_t *tf, barrier_t *data)
63 #else
64 static void smp_mtrr_handler(trapframe_t *tf, void *data)
65 #endif
66 {
67         setup_default_mtrrs(data);
68 }
69
70 // this needs to be set in smp_entry too...
71 #define trampoline_pg 0x00001000
72 extern char (SNT SREADONLY smp_entry)[];
73 extern char (SNT SREADONLY smp_entry_end)[];
74 extern char (SNT SREADONLY smp_boot_lock)[];
75 extern char (SNT SREADONLY smp_semaphore)[];
76
77 static inline volatile uint32_t *COUNT(1)
78 get_smp_semaphore()
79 {
80         return (volatile uint32_t *COUNT(1))TC(smp_semaphore - smp_entry + trampoline_pg);
81 }
82
83 static inline uint32_t *COUNT(1)
84 get_smp_bootlock()
85 {
86         return (uint32_t *COUNT(1))TC(smp_boot_lock - smp_entry + trampoline_pg);
87 }
88
89 void smp_boot(void)
90 {
91         page_t *smp_stack;
92         // NEED TO GRAB A LOWMEM FREE PAGE FOR AP BOOTUP CODE
93         // page1 (2nd page) is reserved, hardcoded in pmap.c
94         memset(KADDR(trampoline_pg), 0, PGSIZE);
95         memcpy(KADDR(trampoline_pg), (void *COUNT(PGSIZE))TC(smp_entry),
96            smp_entry_end - smp_entry);
97
98         // This mapping allows access to the trampoline with paging on and off
99         // via trampoline_pg
100         page_insert(boot_pgdir, pa2page(trampoline_pg), (void*SNT)trampoline_pg, PTE_W);
101
102         // Allocate a stack for the cores starting up.  One for all, must share
103         if (page_alloc(&smp_stack))
104                 panic("No memory for SMP boot stack!");
105         page_incref(smp_stack);
106         smp_stack_top = SINIT((uintptr_t)(page2kva(smp_stack) + PGSIZE));
107
108         // Start the IPI process (INIT, wait, SIPI, wait, SIPI, wait)
109         send_init_ipi();
110         // SDM 3A is a little wonky wrt the proper delays.  These are my best guess.
111         udelay(10000);
112         // first SIPI
113         send_startup_ipi(0x01);
114         /* BOCHS does not like this second SIPI.
115         // second SIPI
116         udelay(200);
117         send_startup_ipi(0x01);
118         */
119         udelay(500000);
120
121         // Each core will also increment smp_semaphore, and decrement when it is done,
122         // all in smp_entry.  It's purpose is to keep Core0 from competing for the
123         // smp_boot_lock.  So long as one AP increments the sem before the final
124         // LAPIC timer goes off, all available cores will be initialized.
125         while(*get_smp_semaphore());
126
127         // From here on, no other cores are coming up.  Grab the lock to ensure it.
128         // Another core could be in it's prelock phase and be trying to grab the lock
129         // forever....
130         // The lock exists on the trampoline, so it can be grabbed right away in
131         // real mode.  If core0 wins the race and blocks other CPUs from coming up
132         // it can crash the machine if the other cores are allowed to proceed with
133         // booting.  Specifically, it's when they turn on paging and have that temp
134         // mapping pulled out from under them.  Now, if a core loses, it will spin
135         // on the trampoline (which we must be careful to not deallocate)
136         spin_lock(get_smp_bootlock());
137         cprintf("Num_Cpus Detected: %d\n", num_cpus);
138
139         // Remove the mapping of the page used by the trampoline
140         page_remove(boot_pgdir, (void*SNT)trampoline_pg);
141         // It had a refcount of 2 earlier, so we need to dec once more to free it
142         // but only if all cores are in (or we reset / reinit those that failed)
143         // TODO after we parse ACPI tables
144         if (num_cpus == 8) // TODO - ghetto coded for our 8 way SMPs
145                 page_decref(pa2page(trampoline_pg));
146         // Remove the page table used for that mapping
147         pagetable_remove(boot_pgdir, (void*SNT)trampoline_pg);
148         // Dealloc the temp shared stack
149         page_decref(smp_stack);
150
151         // Set up the generic remote function call facility
152         init_smp_call_function();
153
154         // Set up all cores to use the proper MTRRs
155         barrier_t generic_barrier;
156         init_barrier(&generic_barrier, num_cpus); // barrier used by smp_mtrr_handler
157         smp_call_function_all(smp_mtrr_handler, &generic_barrier, 0);
158
159         // Should probably flush everyone's TLB at this point, to get rid of
160         // temp mappings that were removed.  TODO
161 }
162
163 /* zra: sometimes Deputy needs some hints */
164 static inline void *COUNT(sizeof(pseudodesc_t))
165 get_my_gdt_pd(page_t *my_stack)
166 {
167         return page2kva(my_stack) + (PGSIZE - sizeof(pseudodesc_t) -
168                                      sizeof(segdesc_t)*SEG_COUNT);
169 }
170
171 //static inline void *COUNT(sizeof(segdesc_t)*SEG_COUNT)
172 static inline segdesc_t *COUNT(SEG_COUNT)
173 get_my_gdt(page_t *my_stack)
174 {
175         return TC(page2kva(my_stack) + PGSIZE - sizeof(segdesc_t)*SEG_COUNT);
176 }
177
178 static inline void *COUNT(sizeof(taskstate_t))
179 get_my_ts(page_t *my_stack)
180 {
181         return page2kva(my_stack) + PGSIZE -
182                 sizeof(pseudodesc_t) - sizeof(segdesc_t)*SEG_COUNT -
183                 sizeof(taskstate_t);
184 }
185
186 /*
187  * This is called from smp_entry by each core to finish the core bootstrapping.
188  * There is a spinlock around this entire function in smp_entry, for a few reasons,
189  * the most important being that all cores use the same stack when entering here.
190  */
191 uint32_t smp_main(void)
192 {
193         /*
194         // Print some diagnostics.  Uncomment if there're issues.
195         cprintf("Good morning Vietnam!\n");
196         cprintf("This core's Default APIC ID: 0x%08x\n", lapic_get_default_id());
197         cprintf("This core's Current APIC ID: 0x%08x\n", lapic_get_id());
198         if (read_msr(IA32_APIC_BASE) & 0x00000100)
199                 cprintf("I am the Boot Strap Processor\n");
200         else
201                 cprintf("I am an Application Processor\n");
202         cprintf("Num_Cpus: %d\n\n", num_cpus);
203         */
204
205         // Get a per-core kernel stack
206         page_t *my_stack;
207         if (page_alloc(&my_stack))
208                 panic("Unable to alloc a per-core stack!");
209         page_incref(my_stack);
210         memset(page2kva(my_stack), 0, PGSIZE);
211
212         // Set up a gdt / gdt_pd for this core, stored at the top of the stack
213         // This is necessary, eagle-eyed readers know why
214         // GDT should be 4-byte aligned.  TS isn't aligned.  Not sure if it matters.
215         pseudodesc_t *my_gdt_pd = get_my_gdt_pd(my_stack);
216         segdesc_t *COUNT(SEG_COUNT) my_gdt = get_my_gdt(my_stack);
217         // TS also needs to be permanent
218         taskstate_t *my_ts = get_my_ts(my_stack);
219         // Usable portion of the KSTACK grows down from here
220         // Won't actually start using this stack til our first interrupt
221         // (issues with changing the stack pointer and then trying to "return")
222         uintptr_t my_stack_top = (uintptr_t)my_ts;
223         
224         // Set up MSR for SYSENTER 
225         write_msr(MSR_IA32_SYSENTER_CS, GD_KT);
226         write_msr(MSR_IA32_SYSENTER_ESP, my_stack_top);
227         write_msr(MSR_IA32_SYSENTER_EIP, (uint32_t) &sysenter_handler);
228
229         // Build and load the gdt / gdt_pd
230         memcpy(my_gdt, gdt, sizeof(segdesc_t)*SEG_COUNT);
231         *my_gdt_pd = (pseudodesc_t) {
232                 sizeof(segdesc_t)*SEG_COUNT - 1, (uintptr_t) my_gdt };
233         asm volatile("lgdt %0" : : "m"(*my_gdt_pd));
234
235         // Need to set the TSS so we know where to trap on this core
236         my_ts->ts_esp0 = my_stack_top;
237         my_ts->ts_ss0 = GD_KD;
238         // Initialize the TSS field of my_gdt.
239         my_gdt[GD_TSS >> 3] = (segdesc_t)SEG16(STS_T32A, (uint32_t) (my_ts),
240                               sizeof(taskstate_t), 0);
241         my_gdt[GD_TSS >> 3].sd_s = 0;
242         // Load the TSS
243         ltr(GD_TSS);
244
245         // Loads the same IDT used by the other cores
246         asm volatile("lidt idt_pd");
247
248         // APIC setup
249         // set LINT0 to receive ExtINTs (KVM's default).  At reset they are 0x1000.
250         write_mmreg32(LAPIC_LVT_LINT0, 0x700);
251         // mask it to shut it up for now.  Doesn't seem to matter yet, since both
252         // KVM and Bochs seem to only route the PIC to core0.
253         mask_lapic_lvt(LAPIC_LVT_LINT0);
254         // and then turn it on
255         lapic_enable();
256
257         // set a default logical id for now
258         lapic_set_logid(lapic_get_id());
259
260         return my_stack_top; // will be loaded in smp_entry.S
261 }
262